Description
CMC Microsystèmes a le plaisir d’organiser le 2e atelier sur l’accélération de l’adoption de l’IA, dans le but de mettre en exergue les défis et les possibilités découlant de l’accélération de l’adoption de l’IA, du nuage à la périphérie.
Cet atelier vise à réunir les experts de l’industrie et des institutions universitaires afin qu’ils puissent partager leurs dernières réalisations et leurs innovations dans les domaines de l’IA et des algorithmes d’apprentissage machine, des logiciels et du matériel, du nuage aux systèmes d’apprentissage machine profondément intégrés.
Thèmes
- Inférence en périphérie de réseau : Applications dédiées aux accélérateurs d’IA dans l’électronique grand public, notamment les caméras, la robotique et les véhicules autonomes
- Co-conception et optimisation de logiciels et du matériel destinés à l’apprentissage machine
- Analyse comparative des charges de travail liées à l’apprentissage machine sur le nouveau matériel
- Processeur RISC-V pour les applications d’IA en périphérie de réseau
- Dernières tendances en matière de conception et de commercialisation de puces dédiées à l’IA
- Recours à l’IA dans l’EDA et les CAO
L’objet de cet atelier consiste à :
- Promouvoir l’innovation, l’adoption et l’accès rapide aux technologies avancées, y compris le silicium et les systèmes destinés à l’accélération des charges de travail liées à l’IA, du nuage à la périphérie.
- Partager les connaissances et les expériences avec les autres; explorer les possibilités de collaboration et mettre en liaison les chefs de file de l’industrie, ainsi que les chercheurs et les entreprises en démarrage spécialisés en IA
- Influer sur le choix des technologies (feuille de route) et sur les activités de développement de nouvelles tendances en IA.
Participants visés
L’atelier s’adresse aux professeurs, aux associés en recherche et aux diplômés d’universités canadiennes ainsi qu’aux industriels qui souhaitent apporter leurs contributions et conseils.
Horaire
| Date | Heure | Lieu |
|---|---|---|
| 4 mai 2021 | 13 h à 17 h (HAE) | Virtuel |
Programme
| Heure | Orateur | Organisation | Titre de la présentation |
|---|---|---|---|
| 13 h | Yassine Hariri | CMC Microsystèmes | Accueil des participants et propos liminaires |
| 13 h 10 | Qian Wangt, PhD | Huawei | CANN : Architecture d’ordinateur unifiée et hétérogène permettant de maximiser la puissance de traitement matérielle |
| 13 h 30 | Griffin Lacey | Nvidia | Science des données sur les processeurs graphiques |
| 13h 50 | Davis Sawyer | DeepLite | Cadre d’optimisation des boites noires pour les modèles d’apprentissage profond restreints |
| 14 h 10 | Pavel Sinha | Aarish Technologies | Conception de systèmes d’IA à faible puissance |
| 14 h 30 | Pause | ||
| 14 h 50 | George Shaker | Université de Waterloo | Progrès en matière de détection au moyen de radars intelligents et peu couteux |
| 15 h 10 | Paul Chow | Université de Toronto | Plateforme hétérogène d’apprentissage machine de grande envergure |
| 15 h 30 | Mohammad Hossein Askari Hemmat | Polytechnique Montréal | Accélérateur de réseau neuronal de cylindre RISC-V (BARVINN) |
| 16 h 10 | Panel et discussion | ||
| 17 h | Clôture de l’atelier | ||
Tarification et inscription
Groupe de participants
Tarif
Inscription
Organisateur
Yassine Hariri, Hariri@cmc.ca, CMC Microsystèmes
Yassine possède 15 ans d’expérience dans les systèmes informatiques avancés et hybrides, du nuage à la périphérie, en particulier l’intelligence artificielle, la vision par ordinateur, l’accélération de charges de travail combinant la vidéo, l’image et des capteurs, le prototypage basé sur les matrices FPGA, les piles logicielles ainsi que les architectures matérielles spécialisées. Il dirige actuellement des projets reliés à la spécification, au développement, à la mise en œuvre, au déploiement et au soutien de la prochaine génération d’infrastructures informatiques dédiées à l’intelligence artificielle, avancées et hybrides en s’appuyant sur l’association des matrices FPGA, des processeurs graphiques et des accélérateurs matériels sur mesure. Mr Hariri a obtenu son BASc en génie informatique de l’École marocaine des sciences de l’ingénieur, à Casablanca (Maroc) en 1998, ainsi que sa MS et son PhD en génie électrique de l’École de technologie supérieure (ETS), à Montréal, en 2002 et 2008 (respectivement).
Orateurs
| Heure | Orateur | Organisation | Titre de la présentation | Résumé | Biographie |
|---|---|---|---|---|---|
| 13 h | Yassine Hariri | CMC Microsystèmes | Accueil des participants et propos liminaires | Au regard de l’essoufflement de la loi de Moore et du recours croissant au nuage, les innovations en informatique nécessitent des changements révolutionnaires à tous les niveaux de la pile informatique : des compilateurs, applications et algorithmes aux architectures de centre de données, de processeurs, de microarchitectures et de circuits. Au rang des défis majeurs pour la prochaine décennie, figurent l’étude des architectures ne suivant pas le modèle de Von Neumann, le rétrécissement de l’écart entre les cycles de développement logiciel et matériel, et d’un point de vue général, l’octroi à une communauté élargie de moyens permettant de tirer parti du matériel de calcul à application spécifique, en intégrant l’inférence et même l’entrainement de modèles d’apprentissage machine aux dispositifs d’accès. Cet exposé plante le décor du 2e atelier sur l’accélération de l’adoption de l’IA et met en exergue les défis et les possibilités découlant de l’accélération de l’adoption de l’IA, du nuage à la périphérie | Yassine possède 15 ans d’expérience dans les systèmes informatiques avancés et hybrides, du nuage à la périphérie, en particulier l’intelligence artificielle, la vision par ordinateur, l’accélération de charges de travail combinant la vidéo, l’image et des capteurs, le prototypage basé sur les réseaux FPGA, les piles logicielles ainsi que les architectures matérielles spécialisées. Il dirige actuellement des projets reliés à la spécification, au développement, à la mise en œuvre, au déploiement et au soutien de la prochaine génération d’infrastructures informatiques dédiées à l’intelligence artificielle, avancées et hybrides en s’appuyant sur l’association des matrices FPGA, des processeurs graphiques et des accélérateurs matériels sur mesure. Mr Hariri a obtenu son BASc en génie informatique de l’École marocaine des sciences de l’ingénieur, à Casablanca (Maroc) en 1998, ainsi que sa MS et son PhD en génie électrique de l’École de technologie supérieure (ETS), à Montréal, en 2002 et 2008 (respectivement). |
| 13 h 10 | Qian Wang, PhD | Huawei | CANN : Architecture d’ordinateur unifiée et hétérogène permettant de maximiser la puissance de traitement matérielle | CANN est une architecture de calcul de réseaux neuronaux mise au point par Huawei. Elle offre une technologie de compilation graphique et de nombreux opérateurs haute performance permettant de maximiser la puissance de traitement des processeurs Ascend dédiés à l’IA de Huawei. Dans cette présentation, il sera question de cette architecture et des processeurs / produits d’IA connexes. | M. Wang a obtenu son PhD en génie électrique et informatique de l’Université de l’Alberta. À présent, il est chargé de recherche principal chez Huawei Canada et est spécialisé dans le développement de matériel, logiciels et applications d’IA. |
| 13 h 30 | Griffin Lacey | Nvidia | Science des données sur les processeurs graphiques | Cet atelier traitera de la manière dont les bibliothèques RAPIDS et l’écosystème du logiciel libre révolutionnent la science des données. Apprenez à tirer parti de ces bibliothèques en accès libre pour accélérer les performances et faciliter le développement sur les processeurs graphiques. Découvrez les derniers travaux d’ingénierie et les nouvelles fonctionnalités, y compris les tests de performance et les feuilles de route. | Griffin Lacey est un scientifique de données principal chez NVIDIA. Dans ses fonctions actuelles, il accompagne les clients dans la conception et le déploiement de leurs infrastructures de calcul scientifique. Avant de rejoindre NVIDIA, Griffin était un chercheur spécialiste de l’apprentissage profond à l’Université de Guelph et chez Google. Il est titulaire d’une licence et d’une maitrise d’ingénieur de l’Université de Guelph où ses travaux de recherche portaient sur l’efficacité de l’apprentissage profond tant au niveau du matériel et que logiciel. |
| 13h 50 | Davis Sawyer | DeepLite | Cadre d’optimisation des boites noires pour les modèles d’apprentissage profond restreints | La conception de solutions basées sur l’apprentissage profond devient une course à l’entrainement de modèles plus profonds avec un plus grand nombre de couches. Bien qu’un modèle profond de grande taille pourrait procurer une précision concurrentielle, il pose de nombreux défis logistiques et suscite des besoins en ressources déraisonnables au cours des phases de développement et de déploiement. C’est l’une des principales raisons pour lesquelles les modèles d’apprentissage profond ne sont pas utilisés de manière excessive dans divers environnements de production, notamment dans les dispositifs en périphérie. D’où le besoin impérieux d’optimiser et de comprimer ces modèles d’apprentissage profond afin de doter les appareils d’une intelligence embarquée. Dans cette recherche, nous introduisons un cadre de boite noire, Deeplite Neutrino, en vue de l’optimisation de la production de modèles d’apprentissage profond. Ce cadre offre un mécanisme simple permettant aux utilisateurs finaux d’intégrer des contraintes telles qu’une diminution tolérable du degré de précision ou de taille des modèles optimisés, afin d’orienter l’ensemble du processus d’optimisation. Le cadre peut facilement être intégré à une architecture de production existante et se présente sous la forme d’un progiciel Python, prenant en charge les cadres PyTorch et ONNX. Les performances sont décrites sur plusieurs jeux de données de référence et sur des modèles d’apprentissage profond populaires. Nous discuterons également de la manière dont le cadre est actuellement utilisé dans un environnement de production et des résultats dégagés de ces déploiements industriels. | Davis Sawyer est entrepreneur canadien et cofondateur de Deeplite Inc., une jeune entreprise spécialisée dans les logiciels d’IA établie à Montréal. En qualité de directeur de produits, il intervient dans la mise au point de produits et la stratégie de mise en marché. Avant la création de Deeplite, il a développé des modèles statistiques dédiés à la sécurité pharmaceutique chez Takeda Oncology. Il est président de la section locale de tinyML Montréal et participant au concours des entrepreneurs émergents de C2 Montréal et se réjouit à la perspective du développement d’infrastructures informatiques écoénergétiques |
| 14 h 10 | Pavel Sinha | Aarish Technologies | Conception de systèmes d’IA à faible puissance | Ces derniers temps, on entend beaucoup parler de l’apprentissage machine accéléré ou de procédés visant à hâter l’exploitation des réseaux de neurones à convolution (RNC). La plupart des approches de résolution inhérentes aux accélérateurs de RNC prennent la forme de processeurs parallèles programmés avec un compilateur optimisé permettant de réaliser les tâches les plus fastidieuses des RNC. La solution d’Aarish est tout à fait différente, dans la mesure où elle s’éloigne du principe général des processeurs à jeux d’instructions propres à une application. Grâce à notre approche novatrice, nous réduisons fortement la consommation d’énergie, ce qui permet de nous démarquer nettement de la concurrence. Nous sommes conscients du fait que la solution ultime d’optimisation de puissance ne proviendra jamais d’une simple modification du matériel, mais plutôt d’une synergie axée sur l’optimisation concomitante du matériel, de l’algorithme et de l’ensemble du système. Nous avons mis au point une solution de calcul matérielle dont l’approche est fondamentalement différente des autres paradigmes basés sur des processeurs parallèles qui reposent généralement sur des architectures de jeu d’instructions de chargement et de stockage. La solution matérielle d’Aarish est particulièrement évolutive, ce qui favorise l’association en série de multiples circuits intégrés à application spécifique permettant d’accroitre la capacité de calcul ou la mise en cascade de plusieurs circuits intégrés à application spécifique parallèles en vue d’atteindre un débit de traitement extrêmement élevé. Notre solution offre aux clients une alternative extrêmement flexible qui répond à leurs besoins en matière de calcul d’IA. Nous anticipons une réduction nette des émissions de GES associées, soit 8,38 kt d’équivalent CO2 par an au Québec seulement. Notre solution représente l’option la moins énergivore du marché. Par ailleurs, nous avons développé un algorithme permettant d’exécuter un RNC moyennant une réduction du cout de calcul de l’ordre de 90 % et plus (en général, les résultats obtenus sont supérieurs à 70 %). | Pavel Sinha possède dix ans d’expérience en R et D au sein du secteur. Il a travaillé au sein de la division de R et D de Qualcomm en qualité de membre le plus ancien de l’équipe à titre d’architecte de circuits intégrés spécifiques vidéos. Pavel a également travaillé chez Cadence en qualité d’ingénieur principal au sein de sa division de R et D et s’est attelé à concevoir des processeurs d’émulation ultrarapides au silicium. Pavel est titulaire d’une licence et d’une maitrise en génie électrique et informatique. Il prépare une thèse de doctorat de l’Université McGill, à Montréal au Canada, avec spécialisation en intelligence artificielle/apprentissage machine et intégration à très grande échelle. Les travaux de thèse de Pavel ont mené à la création d’Aarish Technologies, une entreprise en démarrage auprès de laquelle il est scientifique en chef, fondateur et chef de la direction. Aarish met au point des accélérateurs d’IA haute performance, à faible puissance et à faible cout. Aarish Technologies a été créée en 2018 par des membres fondateurs de la Silicon Valley et du carrefour d’IA en plein essor de Montréal. Pavel a déposé plusieurs brevets dans le secteur et dirige une équipe de recherche hautement compétitive. |
| 14 h 30 | Pause | ||||
| 14 h 50 | George Shaker | Université de Waterloo | Progrès en matière de détection au moyen de radars intelligents et peu couteux | À l’occasion de cet atelier, nous présenterons un aperçu des fonctionnalités de détection avancées au moyen de radars bas de gamme dotés d’IA. Nous procèderons à la démonstration de certaines applications dans le domaine de la surveillance médicale à distance. Nous examinerons le processus de conception, les procédures d’essai et les défis liés à la mise en œuvre | Professeur George Shaker, Wireless Sensors & Devices Lab, Université de Waterloo. |
| 15 h 10 | Paul Chow | Université de Toronto | Plateforme hétérogène d’apprentissage machine de grande envergure | Algean, prononcé en anglais comme la mer (« Aegan Sea »), est un cadre en accès libre permettant de mettre au point et de déployer des algorithmes d’apprentissage machine sur une grappe hétérogène d’appareils (processeurs graphiques et réseaux FPGA). Algean propose une mise en œuvre complète de plusieurs matrices FPCA/processeurs graphiques d’un réseau neuronal. L’utilisateur fournit une description du réseau neuronal de haut niveau, et le flux de notre outil se charge de regrouper les couches individuelles, de partitionner les couches entre les différents nœuds et d’effectuer les opérations de transition et de routage nécessaires pour assurer la communication entre ces couches. Nous avons présenté Algean l’année dernière à l’occasion du premier atelier sur l’accélération de l’adoption de l’IA. Dans le cadre du présent atelier, nous examinerons d’abord les objectifs et le fonctionnement d’Algean, ensuite nous analyserons le travail effectué au cours de l’année écoulée pour mener à bien la création d’un flux de boutons-poussoirs pour la description du réseau aux nombreux trains de bits concourant et une mise en œuvre du réseau sur les FPGA (réseaux prédiffusés programmables par l’utilisateur). Nous présenterons les résultats obtenus à la suite de la mise en œuvre de ResNET-50 avec des versions prenant en charge neuf et 12 FPGA et les autres résultats recueillis entre la rédaction du présent résumé et la tenue de l’atelier. | Paul Chow est professeur au Département de génie électrique et informatique de la faculté Edward S. Rogers Sr. de l’Université de Toronto, où il est titulaire de la chaire de recherche en conception technique Dusan et Anne Miklas. Il a largement contribué à la mise au point du premier processeur RISC à l’Université de Stanford, une technologie qui a favorisé l’amélioration rapide des performances de calcul au cours des 30 dernières années. Le rôle de Paul a également été déterminant dans la mise sur pied du groupe de recherche sur les FPGA à l’Université de Toronto. Il a en outre mené des recherches initiales sur les architectures, les applications et les systèmes reconfigurables des FPGA. Parmi les 25 articles considérés comme les plus prestigieux au cours des 20 premières années des FCCM, la principale conférence sur les systèmes informatiques reconfigurables, il en compte deux. Ses travaux de recherche actuels portent sur les systèmes informatiques reconfigurables, notamment sur des modèles de programmation, les intergiciels pour la prise en charge de la programmation et de la portabilité, ainsi que la mise à l’échelle pour les déploiements de FPGA généralisés. |
| 15 h 30 | Mohammad Hossein Askari Hemmat | Polytechnique Montréal | Accélérateur de réseau neuronal de cylindre RISC-V (BARVINN) | Dans cet atelier, nous présentons un processeur RISC-V conçu pour contrôler une gamme variée d’accélérateurs matériels destinés aux modèles de réseaux de neurones profonds, appelés unités de production de vecteurs-matrices (MVU). Pour contrôler ces MVU, nous avons conçu un processeur RISC-V multitransactionnel. Lors de chaque cycle d’horloge, un fil matériel différent est programmé. Avec un processeur à fils multiples, nous pouvons affecter un fil au contrôle de chaque MVU. Chaque MVU est capable d’effectuer des opérations vectorielles et matricielles générales (GEMV) de manière arbitraire et précise. Dans le but de réduire la zone dédiée à la mise en œuvre, notre processeur consiste en une implantation du RV32I augmenté d’un ensemble de registres de contrôle et d’état sur mesure. Notre conception réussit tous les tests de conformité des processeurs RISC-V écrits en langage de programmation et compilés avec RISC-V gcc. Lorsqu’il est mis en œuvre sur un réseau FPGA populaire, notre processeur à 8 fils est cadencé à 250 MHz avec un cycle par instruction de 1 pour une consommation de 0,372 W. Pour démontrer la capacité de notre solution, nous avons calculé une opération GEMV avec une matrice d’entrée de 8 par 128 et une matrice de pondération de 128 par 128, ainsi qu’une précision de deux bits pour 16 cycles d’horloge uniquement | Mohammad Hossein Askari Hemmat est en deuxième année de doctorat au département de génie électrique de l’École polytechnique de Montréal. Dans le cadre de ses travaux de thèse, il étudie les méthodes visant l’optimisation de l’efficacité du calcul des réseaux de neurones profonds. Avant de préparer son doctorat, il a travaillé pendant deux ans en tant qu’ingénieur de validation de circuit intégré à application spécifique chez Microsemi et a occupé le poste d’ingénieur en logiciels chez Tru Simulation pendant un an. |
| 16 h 10 | Panel et discussion | ||||
| 17 h | Clôture de l’atelier | ||||
Coordonnées
Si vous avez des commentaires ou des questions concernant le contenu ou l’inscription du cours, veuillez communiquer avec Yassine Hariri à Hariri@cmc.ca.
Annulations
Les annulations de cours doivent être reçues par écrit au moins une (1) semaine avant la date de début du cours en question pour recevoir un remboursement intégral des frais d’inscription. Une annulation faite après la date limite ne sera pas remboursée. CMC Microsystèmes ne prend aucun engagement quant au remboursement des frais de déplacement ou d’hébergement.