CMC propose l’accès à la technologie LP CMOS 65 nm de TSMC. Cet accès est réservé aux titulaires de compte agréés par TSMC. Pour bénéficier de cette technologie, veuillez contacter [email protected].
CMC propose l’accès à cette technologie LP CMOS 65 nm via le service de navette de TSMC. La variante de procédé prise en charge par CMC est la suivante :
- Procédé 1P9M à signal mixte/RF configuré pour 1,2/2,5 V et des options de métal supérieur ultra-épais (34 kA), adapté aux applications suivantes :
- Circuits à faible consommation
- Conceptions RF/signaux mixtes
- Circuits numériques à haute vitesse
- Les applications potentielles comprennent :
- Systèmes RF et hyperfréquences
- Systèmes de communication optique
Remarque : Le nombre prévu de puces à livrer pour cette technologie est de 100.
Constraints
- Required Y dimension of the die (mm), including the sealing ring: 1, 2, 3, etc., must be an integer
- Required X dimension of the die, including the sealing ring: minimum 0.6 mm for a total die surface area <= 3 mm2
- MiM capacitance density, if applicable: 2 fF/um2
- Metal: 1p9m_6X1Z1U
- AP layer thickness: 14.5 KA
- I/O: 2.5 V
